Цифровые интегральные микросхемы

Цифровые интегральные микросхемы

Переходные процессы в ключевой схеме на МДП-транзисторе

Основное влияние на характер протекания переходных процессов в ключевых схемах на полевых транзисторах оказывают емкости, образованные между их выводами (рис. 16).

а б

Рис. 16. Переходные процессы в ключевой схеме на МДП-транзисторах: а - эквивалентная схема, б - временные диаграммы

При закрытом транзисторе выходная емкость Cси заряжена до напряжения, практически равного E. Когда входное напряжение превышает пороговое напряжение Uпор (напряжение открывания транзистора) в течение времени задержки

формируется проводящее состояние канала. Однако, при достаточно низком сопротивлении Rвн источника входного сигнала Uвх время задержки пренебрежимо мало.

Как только канал сформирован, емкость Cси начинает разряжаться постоянным током Iр, определяемым небольшим сопротивлением проводящего канала транзистора, в течение времени tвкл. За это время выходное напряжение ключа падает до величины близкой к нулю.

При запирании транзистора (уменьшение Uвх до нуля) происходит зарядка емкости Cси через резистор R от напряжения источника питания E в течение времени tвыкл. Это время, как правило, больше времени включения, так как сопротивление нагрузочного резистора R значительно больше сопротивления канала транзистора в проводящем состоянии.

В комплементарном ключе заряд и разряд нагрузочной емкости происходит в одинаковых условиях через открытый проводящий канал. Это объясняется симметрией схемы относительно входного напряжения и нагрузки. Соответственно, интервалы времени tвкл и tвыкл примерно одинаковы и почти на порядок меньше, чем у обычного ключа на МДП-транзисторах. Это преимущество сохраняется и при уменьшении напряжения питания.

3. Цифровые интегральные логические элементы

В процессе развития интегральной электроники выделилось несколько типов схем логических элементов, имеющих достаточно хорошие характеристики и удобных для реализации в интегральном исполнении, которые служат элементной базой современных цифровых микросхем.

Базовые элементы, независимо от их микросхемотехники и особенностей технологий изготовления, строятся в одном из базисов (как правило, в базисе И-НЕ или ИЛИ-НЕ).

Базовые элементы выпускаются в виде отдельных микросхем, либо входят в состав функциональных узлов и блоков, реализованных в виде СИС, БИС, СБИС.

В процессе реализации базовые логические элементы строят из двух частей: входной логики, выполняющей операции И или ИЛИ, и выходного каскада, выполняющего операцию НЕ.

Входная логика может быть выполнена на диодах, биполярных и полевых транзисторах. В зависимости от этого различают:

транзисторно-транзисторную логику (ТТЛ), (ТТЛШ),

интегральную инжекционную логику (И2Л),

логику на МДП-транзисторах (МДП),

МОП-транзисторная логика на комплементарных транзисторах (КМОП-логика).

В перечисленных группах логических элементов в качестве выходного каскада используется ключевая схема (инвертор).

Другая группа логических элементов основана на переключателях тока - эмиттерно-связанная логика (ЭСЛ-логика).

Транзисторно-транзисторная логика (ТТЛ)

Основой транзисторно-транзисторной логики является базовый элемент на основе многоэмиттерного транзистора Т1 (рис. 17), который легко реализуется в едином технологическом цикле с транзистором Т2. В ТТЛ-логике многоэмиттерный транзистор осуществляет в положительной логике операцию И, а на транзисторе Т2 собран инвертор. Таким образом, по данной схеме реализован базис И-НЕ.

Рис. 17. Базовый элемент ТТЛ

В случае подачи на все входы схемы высокого потенциала, все переходы эмиттер-база транзистора Т1 окажутся запертыми так как потенциал в точке A примерно равен входным сигналам. В то же время, переход база-коллектор будет открытым, поэтому по цепи Eп - R1 - база Т1 - коллектор Т1 - база Т2 - эмиттер Т2 - корпус течет ток Iб нас, который открывает транзистор Т2 и вводит его в насыщение. Потенциал на выходе схемы оказывается близким к нулю (на уровне ? 0,1 В). Сопротивление R1 подобрано таким, чтобы, за счет падения напряжения на нем от тока Iб нас транзистора Т2, потенциал в точке A был бы ниже, чем потенциал входов, и эмиттеры Т1 оставались бы запертыми.

При подаче низкого потенциала логического нуля хотя бы на один из входов открывается этот переход эмиттер-база транзистора Т1, появляется значительный ток Iэ и потенциал в точке A, равный , приближается к нулевому. Разность потенциалов между базой и эмиттером Т2 также становится равной нулю, ток Iб транзистора Т2 прекращается, и он закрывается (переходит в режим отсечки). В результате выходное напряжение приобретает значение, равное напряжению питания (логической единицы).

Входные диоды Д1, … , ДN предназначены для демпфирования (отсечки) отрицательных колебаний, которые могут присутствовать во входных сигналах за счет паразитных элементов предыдущих каскадов.

Существенным недостатком рассмотренной схемы элемента И-НЕ являются низкие нагрузочная способность и экономичность ее инвертора, поэтому в практических схемах используют более сложный инвертор.

В конце 70-х годов началось широкое применение серий элементов на транзисторах Шоттки с повышенным быстродействием за счет уменьшения задержки выключения ключей. По принципу действия базовый элемент ТТЛШ аналогичен ТТЛ-элементу.

Необходимо заметить, что схемам ТТЛ и ТТЛШ свойственен большой логический перепад напряжений, равный

.

Интегральная инжекционная логика (И2Л)

Схемы И2Л не имеют аналогов в дискретных транзисторных схемах, т. е. характерны именно для интегрального исполнения. Основой И2Л элементов является инвертор (рис. 18), составленный из двух транзисторов.

Рис. 18. Базовый элемент инжекционной логики

Транзистор Т1 является транзистором n-p-n типа, а транзистор Т2 - p-n-p типа, причем одна из областей n_типа является как базой транзистора Т1, называемого инжектором (отсюда и название логики), так и эмиттером транзистора Т2, а база транзистора Т2 является коллектором инжектора. Функционально транзистор Т1 выполняет роль нагрузочного резистора, а Т2 - полупроводникового ключа.

Выходной транзистор - многоколлекторный, что обеспечивает развязку выходов друг от друга. Если ключевой транзистор предыдущей схемы открыт, то через него замыкается на корпус ток Iк транзистора Т1, заданный внешним источником тока, и не поступает в базу транзистора Т2, оставляя его закрытым.

Если же ключевой транзистор предыдущей схемы заперт, то ток Iк потечет в базу Т2 и вызовет его открывание. Таким образом рассматриваемый базовый элемент реализует операцию НЕ, принимая открытое состояние Т2 за нуль, а запертое - за единицу.

Соединив параллельно (рис. 19) два базовых элемента, можно получить реализацию базиса ИЛИ-НЕ.

Рис. 19. Реализация схемы ИЛИ-НЕ в логике И2Л

В качестве источников тока питания Iип служат генераторы токов на p-n-p транзисторах, включенных по схеме с общей базой. Из-за отсутствия в схеме резисторов и общих для обоих транзисторов областей p и n_типа схема очень технологична и в интегральном исполнении позволяет достичь плотности упаковки в 50 раз выше, чем при ТТЛ технологии.

При напряжении питания 1,5 В значение высокого потенциала порядка 0,7 В, а низкого - 0,05 В. Так как транзистор Т1 представляет высокоомную нагрузку, потребляемая элементом мощность может быть снижена до чрезвычайно низкой величины (раз в 100 меньше, чем у ТТЛ-элементов). Поэтому элементы И2Л нашли широкое применение в БИС (серии КР582, 584).

В сериях ИС невысокой степени интеграции логика И2Л не эффективна из-за низкого логического перепада, равного 0,65 В, и поэтому, низкой помехоустойчивости. Кроме того, по быстродействию, вследствие глубокого насыщения транзисторов инвертора, И2Л-элементы уступают ТТЛШ-элементам.

Логические элементы на МДП-транзисторах

В настоящее время в логических схемах используются МДП-транзисторы с диэлектриком SiO2 (МОП-транзисторы).

Анализ МОП-транзисторных логических элементов достаточно прост, т.к. из-за отсутствия входных токов их можно рассматривать отдельно от других элементов даже при работе в цепочке.

На рис. 20 показаны два варианта построения логических элементов на МОП-транзисторах с n_каналами.

а б

Рис. 20. Логические элементы на МОП-транзисторах: а) - элемент ИЛИ-НЕ, б) - элемент И-НЕ

Транзисторы Т3 выполняют роль нагрузки.

Логические уровни в обеих схемах не зависят от нагрузки и соответствуют выходным напряжениям открытого и закрытого ключа:

.

Соответственно, логический перепад составляет:

.

Напряжение питания Ec МОП-логики выбирают в 3…4 раза больше порогового напряжения Uo открывания транзисторов. Если Uo = 1,5 … 3В, то получаемый логический перепад в 5 … 10В намного превышает значения, свойственные схемам И2Л, ЭСЛ и даже ТТЛ (при напряжении питания 4 … 5В). Поэтому МОП-логика обладает повышенной помехоустойчивостью.

Более высоким быстродействием и низким энергопотреблением характеризуется логика на комплементарных транзисторах вследствие причин, рассмотренных ранее. По принципу действия и схемотехнике КМОП-логика очень близка МОП-логике.

Эмиттерно-связанная логика (ЭСЛ)

В основе схемы ЭСЛ лежит переключатель тока, в одно из плеч которого включено параллельно несколько транзисторов. Эти транзисторы равноправны - отпирание любого из них (или всех вместе) приводит к изменению логического состояния переключателя. Поэтому ЭСЛ-элементы выполняют логическую функцию ИЛИ-НЕ.

Вследствие ненасыщенного режима работы транзисторов логический перепад в схеме не превышает 0,65В.

3.2 Параметры интегральных логических элементов

Независимо от принадлежности к той или иной серии, все логические элементы характеризуются определенным одним и тем же набором параметров, которые являются справочными данными. Значения же этих параметров обусловлены схемотехническим конструктивным и технологическим исполнением элементов.

Значения параметров, как правило, задаются с запасом и не исчерпывают физических возможностей микросхемы, однако превышать их не следует.

Оценивают микросхемы по следующим основным параметрам:

быстродействию, напряжению питания, потребляемой мощности, коэффициенту разветвления по выходу, коэффициенту объединения по входу, помехоустойчивости, энергии переключения, надежности, стойкости к климатическим и механическим воздействиям. Рассмотрим основные из них.

Уровни выходных напряжений

Статическая помехоустойчивость

Статической помехоустойчивостью по низкому уровню считают разность

,

где U0 вых max - максимальное допустимое напряжение низкого уровня на выходе нагруженной микросхемы;

U0 вх max - максимальное допустимое напряжение низкого уровня на входе нагружающей микросхемы.

Помехоустойчивость по высокому уровню определяют так:

;

здесь U1 вых min - минимальное напряжение высокого уровня на выходе нагруженной микросхемы; U1 вх min - минимальное допустимое напряжение высокого уровня на нагружающем входе.

Коэффициент разветвления по выходу

Этот параметр Краз (нагрузочная способность) определяет максимальное число входов элементов данной серии, которым можно нагружать выходы микросхемы без нарушения ее нормального функционирования.

Коэффициент объединения по входу

Коб определяет число логических входов, которые имеет логический элемент.

Входные токи

Средняя статическая потребляемая мощность

Быстродействие

Характеризуется максимальной частотой смены входных сигналов, при которой еще не нарушается нормальное функционирование устройства.

Инерционность полупроводниковых приборов и паразитные емкости служат причиной того, что каждое переключение сопровождается переходными процессами, отчего фронты импульсов растягиваются.

Для оценки временных свойств микросхем обычно пользуются задержкой распространения сигнала, которая представляет собой интервал времени между входным и выходным импульсами, измеренными на уровне 0,5. Задержки распространения сигнала при включении t1,0зд.р. и при выключении t0,1зд.р. не равны, поэтому пользуются усредненным параметром tзд.р. ср. = 0,5(t1,0зд.р. + t0,1зд.р.).

Для последовательностных устройств (триггеры, счетчики и др.) вводятся некоторые дополнительные временные параметры, обусловленные принципом действия: разрешающее время, длительность входного импульса и др.

В общем случае анализ физических, технологических и схемотехнических особенностей интегральных логических элементов показывает, что можно создать различные их варианты, но их особенностью будут либо относительно высокое (высокое) быстродействие при низкой экономичности, либо высокая экономичность при относительно низком (низком) быстродействии. Обобщенные характеристики известных типов интегральных логических элементов приведены в таблице 3.

Таблица 3

Как видно из таблицы, наиболее быстродействующими являются в настоящее время схемы ЭСЛ и ТТЛШ, наиболее экономичными - схемы И2Л и КМОП.

4. МИКРОЭЛЕКТРОННЫЕ ФУНКЦИОНАЛЬНЫЕ ЦИФРОВЫЕ УЗЛЫ КОМБИНАЦИОННОГО ТИПА

Интегральные логические элементы являются основой для построения цифровых устройств, выполняющих более сложные операции и относящихся к классу комбинационных устройств.

Основные из них: дешифраторы и шифраторы; мультиплексоры и демультиплексоры; двоичные сумматоры; цифровые компараторы и мажоритарные элементы; преобразователи кодов и др.

СУММАТОРЫ

Сумматорами называются цифровые функциональные устройства, предназначенные для выполнения операции сложения чисел, представленных в различных кодах.

По характеру действия сумматоры подразделяются на комбинационные, не имеющие элементов памяти, и накапливающие - запоминающие результаты вычислений при снятии входных сигналов.

В дальнейшем будут рассматриваться только комбинационные сумматоры, на основе которых выполняется большинство суммирующих ИС.

Сумматор по модулю два. Это устройство с двумя входами (а и b), на выходе у которого сигнал «1» появляется только в том случае, когда на входах действуют противоположные сигналы, т. е. «0» и «1». Сумматор не обладает памятью, а его таблица истинности и логическое уравнение имеют вид:

116

25

Название «по модулю два» этот сумматор получил потому, что y соответствует значению младшего разряда при суммировании одноразрядных двоичных чисел A и B. Построим в базисе И-НЕ схему сумматора по модулю два (рис. 21)

a б

Рис. 21. Реализация сумматора по модулю два:

а - принципиальная схема; б - функциональная схема

Полусумматор. Обеспечивает операцию сложения двух одноразрядных двоичных чисел a и b. Так как при a = 1 и b = 1 получается перенос единицы в следующий разряд, полусумматор должен иметь два выхода: с одного снимается сигнал суммы по модулю два, а с другого - сигнал переноса. Таблица истинности полусумматора и его логические уравнения имеют вид:

P' = ab

Реализация полусумматора в базисе И-НЕ представлена на рис. 22

а б

Рис. 22. Схема полусумматора:

а - реализация в базисе И-НЕ; б - условное обозначение

Условное обозначение полусумматора на схемах - HS (halfsum - полусумма), а полного сумматора - SM.

Полный сумматор. Это устройство для сложения трех одноразрядных двоичных чисел a, b, c, где c - сигнал переноса из предыдущего младшего разряда. Имеет два выхода S (сумма) и Р (перенос). Полный сумматор можно построить из двух полусумматоров (рис. 23), отсюда и название - полусумматор, используя следующие логические уравнения

Рис. 23. Полный сумматор

На основе полного сумматора можно построить суммирующие устройства параллельного или последовательного действия для сложения многоразрядных двоичных чисел.

В цифровой схемотехнике операцию вычитания обычно заменяют сложением уменьшаемого с вычитаемым, представленным в дополнительном коде, поэтому вычитатели могут быть выполнены на основе сумматоров.

Дешифраторы, шифраторы, преобразователи кодов

Дешифратор. Комбинационное устройство, позволяющее преобразовать n-разрядный двоичный код в позиционный 2n-разрядный код. Имеет n входов и 2n или меньше выходов. В зависимости от входного набора сигнал 1 появится только на одном определенном выходе, а на всех остальных выходах будут сигналы 0.

Таблица истинности полного дешифратора на три входа имеет вид (табл.4):

Логические функции выходов дешифратора:

По способу реализации дешифраторы могут быть линейные, прямоугольные и пирамидальные.

Более совершенными являются пирамидальные дешифраторы, относящиеся к многоступенчатым структурам и содержащие ряд логических элементов для выделения общих частей функций.

В ниже следующей таблице дана сравнительная оценка линейных, пирамидальных и прямоугольных дешифраторов по аппаратным затратам NЛЭ в пересчете на 2-входные ЛЭ для m-разрядного входного кода (табл. 5).

Как видно из таблицы 5, преимущества многоступенчатых дешифраторов заметно нарастают с увеличением m. В специализированных ИС тем не менее предпочтение часто отдают более простым линейным (одноступенчатым) дешифраторам, обладающим к тому же повышенным быстродействием.

Шифратор. Комбинационное устройство, преобразующее управляющий сигнал на одном из входов в соответствующий двоичный код.

Для шифратора на четыре входа и два выхода, например, логические уравнения в ДНФ, полученные из таблицы, будут следующими:

116

25

Наибольшее применение шифраторы находят в цифровых устройствах ввода информации с пультов управления для преобразования десятичных чисел в двоичный код. При нажатии на клавишу на один их входов шифратора подается логическая единица (на остальные - логические нули), на выходе формируется соответствующий двоичный код.

Условное обозначение дешифратора и шифратора приведено на рис. 24:

а б

Рис. 24. Условное обозначение:

а - дешифратор; б - шифратор

Преобразователи кодов. Это устройства для автоматического изменения по заданному алгоритму соответствия между входным и выходным кодами без изменения их смыслового содержания.

По другому, преобразователь кода представляет собой устройство с m входами и n выходами, взаимно и однозначно преобразующее входные слова из некоторого алфавита {X1, X2, …, Xp} и выходные слова другого алфавита {Y1, Y2, …, Y}.

Задача преобразования кодов возникает прежде всего в связи с необходимостью сведения цифровых устройств с разнообразными способами кодирования в единую систему.

Для преобразования параллельных двоичных кодов можно построить достаточно простые преобразователи на комбинационных логических схемах. Однако на практике это часто осуществляется алгоритмическим путем, используя запоминающие устройства.

Мультиплексоры, демультиплексоры

Демультиплексоры (распределители). Устройства, передающие сигнал, поступивший на его вход x, на один из S выходов в зависимости от управляющего сигнала (УС), заданного двоичным кодом.

Структура демультиплексора имеет вид (рис. 25):

Рис.25. Структура демультиплексора

Демультиплексоры по своей логике работы близки к дешифраторам. Если на вход x подать логическую единицу, то показанный на рис. 25 демультиплексор превращается в дешифратор. Поэтому некоторые промышленно выпускаемые дешифраторы могут выполнять функции демультиплексоров.

Мультиплексор. Устройство для коммутации информации, поступающей по нескольким входным каналам, на один выходной канал в зависимости от управляющего сигнала, заданного двоичным кодом.

Рис. 26. Условное обозначение мультиплексора

Цифровые компараторы

Компаратором называется устройство сравнения кодов чисел. В общем случае компаратор параллельных кодов двух m-разрядных двоичных чисел представляет собой комбинационную схему с 2m входами и тремя выходами («равно», «больше», «меньше»). При поступлении на входы кодов двух сравниваемых чисел сигнал логической единицы появляется только на одном из выходов. В некоторых случаях компаратор может иметь менее трех выходов.

Одноразрядный компаратор имеет два входа на которые одновременно поступают одноразрядные двоичные числа x1 и x2, и три выхода (=, >, <).

Из таблицы истинности логические уравнения компаратора при сравнении x1 с x2 получаются в виде

116

25

Реализация такого компаратора в базисе И-НЕ приводит к следующей схеме (рис. 27):

Многоразрядные компараторы обычно выполняют на базе одноразрядных. При этом используется принцип последовательного сравнения разрядов многоразрядных чисел, начиная с их старших разрядов, так как уже на этом этапе, если x1m x2m, задача может быть решена однозначно, и сравнение следующих за старшими разрядов не потребуется.

5. интегральные ТРИГГЕРЫ

Триггером называется устройство, имеющее два устойчивых состояния и способное под действием управляющих сигналов скачкообразно переходить из одного состояния в другое.

Можно выделить две основные области их применения: формирование импульсов и работу в качестве элементарных автоматов цифровых устройств.

Как формирователи, триггеры позволяют получать стандартные по амплитуде прямоугольные импульсы с малой длительностью фронта и среза, практически не зависящей от скорости изменения управляющего сигнала. В роли цифровых автоматов с двумя внутренними состояниями различные типы триггеров выполняют функции ячеек памяти, каскадов задержки, пересеченных ячеек и т. д.

Триггер, как элементарный конечный автомат, характеризуется следующими свойствами:

число внутренних состояний - два (единица и нуль), что соответствует одной внутренней переменной, обозначаемой для триггеров буквой Q;

число выходных переменных y - одно, значение переменной y совпадает со значением Q;

число входных переменных x зависит от типа триггера.

Наряду с выходом Q, называемым прямым, триггер имеет и инверсный выход . Состояние триггера определяется значением его прямого выхода.

Все известные на сегодняшний день триггеры по функциональному признаку можно разделить на четыре основных типа:

RS-триггеры - триггеры с двумя установочными входами;

D-триггеры - триггеры задержки с одним входом;

Т-триггеры с одним счетным входом;

универсальные триггеры с несколькими входами.

Как и любые цифровые автоматы, триггеры могут быть асинхронными и синхронными.

Различают также триггеры со статическими и динамическими входами. Входы, управляемые потенциальными (уровнями напряжений), называются статическими (включая и сигнал синхронизации).

Причем, если триггер переключается сигналами логической единицы, то его называют триггером с прямым управлением, в противном случае - триггером с инверсным управлением.

Входы же управляемые перепадами потенциалов называют динамическими.

5.1 RS-триггер

Асинхронный RS-триггер

В простейшем исполнении триггер это симметричная структура из двух логических элементов ИЛИ-НЕ либо И-НЕ, охваченных перекрестной положительной обратной связью. Схема триггера на элементах ИЛИ-НЕ и его условное обозначение приведены на рис. 28.

Рис. 28. Асинхронный RS-триггер на элементах ИЛИ-НЕ: а - логическая структура; б - условное обозначение

Этот триггер (бистабильная ячейка) обладает двумя устойчивыми состояниями, которые обеспечиваются за счет связи выхода каждого элемента с одним из входов другого. Свободные входы служат для управления и называются информацион-ными или логическими. Одному из выходов присвоено наименование прямого, его обозначают буквой Q, а другому - наименование инверсного и обозначают .

Вход, по которому триггер устанавливается в единичное состояние (Q = 1, = 0), называют входом S (от английского Set - установка), а в нулевое (Q = 0, = 1) - входом R (reset - возврат).

Работа триггера характеризуется таблицей переходов состояний (табл. 6), из которой следует, что на двух наборах переменных его состояние не определено. Карта Карно для нахождения логической функции переходов RS-триггера приведена на рис. 29.

Таблица 6

Доопределив ее единицами на запрещенных наборах и применив правила минимизации получим

.

Возможны следующие состояния триггера, в зависимости от комбинации входных сигналов:

Rn, Rn = 0, сигнал на выходе может быть Qn+1 = 1 или Qn+1 = 0, что соответствует нейтральному состоянию (режим хранения информации);

Sn = 1, Rn = 0, Qn+1 = 1 - установка триггера в единичное состояние;

Sn = 0, Rn = 1, Qn+1 = 0 - установка в нулевое состояние;

Sn = 1, Rn = 1 - состояние не определено. Если затем входная комбинация станет Sn = 0, Rn = 0, то триггер с равной вероятностью может установиться или в нулевое, или в единичное состояние, поэтому входная комбинация Sn = 1, Rn = 1 недопустима.

Минимизированная таблица состояний RS-триггера и его временная диаграмма имеют вид (рис. 30):

При синтезе устройств на триггерах возникает задача определения требуемых входных комбинаций для перехода триггера из одного (заданного) состояния Qn в другое (требуемое) Qn+1.

Эту задачу удобно решать с помощью таблицы, называемой матрицей переходов.

Рассмотрим функцию переходов для всех возможных изменений выхода триггера Qn Qn+1:

0 0; 0 1; 1 0; 1 1.

С учетом этого, получим систему уравнений

.

Результаты анализа этих уравнений позволяют составить матрицу переходов RS-триггера (табл. 7), показывающую сочетания входных сигналов, которые обеспечивают требуемое состояние триггера при его переходе из такта n в такт (n + 1). Если RS-триггер выполнить на элементах И-НЕ, то получим схему, приведенную на рис. 31.

Такой вариант триггера называют -триггером или RS-триггером с инверсным управлением.

Синхронный RS-триггер. Известно, что из-за задержек переключения логических элементов могут возникнуть ложные состояния. Устранить это помогает временное стробирование. Временное стробирование обеспечивается синхронизирующими (тактовыми) импульсами, поэтому синхронный RS-триггер кроме информационных входов R и S имеется вход C, на который подается синхронизирующий сигнал (рис. 32).

Такой триггер функционирует как RS-триггер только при условии наличия синхронизирующих импульсов. В противном случае, т.е. при отсутствии синхронизирующих импульсов, состояние его сохраняется неизменным Qn+1 = Qn , какие бы сигналы ни подавались на информационные входы, причем возможна подача сочетания R=S=1 (или R=S=0 для триггера с инверсными входами).

Рис.32. Синхронный RS-триггер с прямыми статическими входами на элементах И-НЕ и его условное обозначение

Специфика синхронных триггеров со статическим управлением по входу синхронизации такова, что в течение времени действия тактового импульса смена сигналов на информационных входах вызывает новые срабатывания. Следовательно, синхронные триггеры со статическим управлением при активном состоянии тактового входа ведут себя подобно асинхронным. Во многих случаях это свойство является недостатком, так как может оказаться причиной сбоев в цифровых устройствах.

От этого свободны триггеры с динамическим и двух ступенчатым управлением. Триггеры с динамическим управлением в зависимости от схемы исполнения реагируют на перепад напряжения от нуля к единице, либо от единицы к нулю. Таким образом, сигналы, поступающие на динамический вход, воспринимаются только в те моменты времени, когда их состояние изменяется определенным образом.

На рис. 33. приведено условное обозначение синхронных RS-триггеров с динамическими входами синхронизации.

Двухступенчатые триггеры содержат первую ступень для промежуточной записи входной информации и вторую - для последующего запоминания и хранения. У двухступенчатых триггеров формирование нового состояния происходит за два такта, поэтому их иногда называют двухтактными.

Функциональные свойства всей триггерной системы определяются первой ступенью, вторая ступень обычно представляет собой синхронный RS-триггер со статическим управлением.

5.2 D-триггер

Функциональная особенность триггеров этого типа состоит в том, что сигнал на выходе Q в такте (n+1) равен значению сигнала на входе D в предыдущем такте n. Другими словами, D-триггер задерживает на один такт информацию, существовавшую на входе D. Триггер принял свое название от первой буквы английского слова delay - задержка. Логическое уравнение D-триггера имеет вид:

.

Асинхронный D-триггер не применяется, так как его выход просто повторяет входной сигнал после окончания переходного процесса, поэтому все реальные D-триггеры тактируемые и функционируют в соответствии с табл. 8. Смена состояний триггера происходит под действием тактового импульса (С=1), т. е. хранение информации в D-триггере обеспечивается цепями синхронизации. Управление по тактовому входу может быть статическим, динамическим, а также двухступенчатым.

Матрица переходов D-триггера приведена в (табл. 9)

Структурная логическая схема простейшего D-триггера со статическими входами и его условное обозначение представлены на рис.34.

а б

Рис.34. Пример D-триггера со статическим управлением уровнем С = 1 - а и его обозначение - б

5.3. T-триггер

Триггер Т -типа, или счетный триггер, имеет один информационный Т-вход. Смена его состояний происходит всякий раз, когда входной сигнал меняет свое значение в определенном направлении. В зависимости от того, какой перепад напряжения используется для управления (от нуля к единице или от единицы к нулю), различают Т-триггеры с прямым или инверсным динамическим управлением (-триггер).

По способу ввода входной информации Т-триггеры могут быть асинхронными и синхронными.

Управление Т-триггера имеет вид

.

Порядок смены состояний Т и -триггеров приведен в табл. 10, а их временная диаграмма работы на рис. 35.

Особенностью Т-триггера явля-ется в два раза меньшая часто-та выходных сигналов по срав-нению с частотой сигналов на входе. Это позволяет использо-вать его в качестве делителя частоты последовательности импульсов на два, а также при создании двоичных счетчиков.

а б

Рис. 35. Таблица состояний Т-триггеров и временные диаграммы их работы: а - Т-триггера; б - -триггера

Счетные триггеры как самостоятельные микроэлектронные изделия не выпускаются промышленно, так как их легко получить из других типов триггеров, например из D-триггеров (рис. 36).

Счетные триггеры со стати-ческим управлением во время действия входного импульса проявляют склонность к генера-ции, и практической реализации не нашли.

5.4 JK-триггер

Функциональная особенность JK-триггеров состоит в том, что при всех входных комбинациях, кроме одной , они действуют подобно RS-триггеру, причем вход J играет роль входа S, а K-вход соответствует R-входу. При входной комбинации в каждом такте выходной сигнал меняет свое значение на противоположное. JK-триггеры не имеют неопределенных состояний. Таблица переходов состояний триггера имеет вид (табл. 11)

Используя карту Карно (рис. 37) найдем минимальную форму уравнения триггера.

.

Для составления матрицы переходов JK-триггера подставим в полученное уравнение все возможные сочетания состояний триггера

000=, при любом K и J =0,

011=, при любом K и J =1.

100=, при любом J и K =1,

111=, при любом J и K =0.

Откуда следует матрица переходов (табл. 12), которую используют при синтезе цифровых устройств на JK-триггерах. В схемном отношении JK-триггер отличается от триггеров RS-типа наличием обратных связей. Логическая структура простейшего JK-триггера показана на рис. 38.

Элементы временной задержки в данной схеме играют роль стабилизаторов состояний триггера, и непосредственно на его функциональные свойства не влияют.

В интегральной схемотехнике применяются только синхронные JK-триггеры в силу жестких требований к длительности входных сигналов для асинхронного варианта.

Рис. 38. Логическая структура JK-триггера

JK-триггеры относятся к универсальным устройствам. Их универсальность имеет двойственный характер. Во-первых, эти триггеры с равным успехом могут быть использованы в счетчиках, регистрах, делителях частоты и других электронных узлах, во-вторых, путем определенного соединения выводов они легко обращаются в триггеры других типов.

Если, например, принять J=D и K=, то уравнение JK-триггера примет вид:

,

что соответствует логическому уравнению D-триггера.

Для получения T-триггера достаточно объединить вход J и K и подавать на них входные импульсы. Это будет вариант синхронного T-триггера. В асинхронном варианте T-триггера на входы J и K подают сигнал логической единицы, а входные импульсы поступают на вход синхронизации (рис.39).

а б в

Рис. 39. Использование JK-триггера в качестве: а - D-триггера; б - асинхронного T-триггера; в - синхронного T-триггера

Рассмотренные JK-триггеры являются одноступенчатыми.

Однако более устойчивыми в работе являются двухступенчатые триггеры, поскольку обе ступени тактируются поочередно, что предупреждает паразитную генерацию в схеме.

6. Цифровые ФУНКЦИОНАЛЬНЫЕ УЗЛЫ ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА

6.1 Интегральные счетчики

Счетчиком называется устройство, предназначенное для подсчета числа входных сигналов и хранения в определенном двоичном коде этого числа.

Счетчики - это цифровые автоматы, внутренние состояния которых определяются только количеством сигналов “1”, пришедших на вход. Сигналы “0” не изменяют их внутренние состояния.

Триггер Т-типа является простейшим счетчиком, который считает до двух. Счетчик, образованный цепочкой из m триггеров, сможет подсчитывать в двоичном коде 2m входных импульсов. Каждый из триггеров в этой цепочке называют разрядом счетчика.

Основная характеристика счетчика - модуль счета, или емкость счетчика Kсч.. Это количество поступивших входных сигналов, которое возвращает счетчик в исходное состояние.

Количество триггеров, необходимое для реализации счетчика, равно m = log2 Kсч., где m - ближайшее большее целое число.

Классификация счетчиков

Цифровые счетчики классифицируются следующим образом:

по модулю счета: двоичные, двоично-десятичные или с другим основанием счета, недвоичные с постоянным модулем счета, с переменным модулем счета;

по направлению счета: суммирующие, вычитающие, реверсивные;

по способу организации внутренних связей: с последовательным переносом, с параллельным переносом, с комбинированным переносом, кольцевые.

Классификационные признаки независимы и могут встречаться в различных сочетаниях: например, суммирующие счетчики бывают как с последовательным, так и с параллельным переносом и могут иметь двоичный, десятичный и иной модуль счета.

В суммирующем счетчике каждый входной импульс увеличивает число, записанное в счетчик, на единицу (для счетчиков с естественным порядком счета) и на единицу и более для счетчиков с произвольным порядком счета.

Вычитающий счетчик действует обратным образом: двоичное число, хранящееся в счетчике, с каждым поступающим импульсом уменьшается. Переполнение счетчика наступает при поступлении на его вход количества импульсов большего Kсч..

Реверсивный счетчик может работать в качестве суммирующего и вычитающего. Эти счетчики имеют дополнительные входы для задания направления счета.

Счетчики могут быть как асинхронными, так и синхронными.

Последовательные счетчики

Рассмотрим работу суммирующего двоичного счетчика (K сч. = 2m) с естественным порядком счета и с K сч. = 8. Для его построения необходимо m = log2 8 = 3 триггера, что соответствует трем разрядам двоичного числа.

Таблица состояний такого счетчика имеет вид (табл. 13), причем входной сигнал xn обозначим через 1, Q3n - старший разряд, Q1n - младший разряд.

Для повышения быстродействия счетчики выполняются синхронными с параллельным переносом (или параллельными).

Их особенность заключается в том, что выходы всех предшествующих разрядов соединяются с входами триггера последующего разряда, поэтому длительность переходного процесса определяется только длительностью переходного процесса одного разряда и не зависит от количества триггеров.

Отсюда следует, что параллельные счетчики - синхронные.

Структура параллельного счетчика не столь очевидна, как структура последовательного счетчика, и для ее выявления необходима определенная процедура синтеза.

В качестве примера синтезируем двоичный параллельный счетчик с K сч. = 8.

Суммирующий счетчик. Процедура синтеза включает следующие операции:

Страницы: 1, 2, 3